Os professores da FHO, Dr. Daniel Ferreira e Dr. Maurício Acconcia Dias publicaram um artigo sobre o estado da arte do desenvolvimento de hardware específico para estruturas de deep Learning no Reconfigurable Architectures Workshop (RAW), workshop realizado como parte do International Parallel and Distributed Processing Symposium (IPDPS), evento sobre computação paralela, distribuída e alto desempenho de Qualis A1 para a computação.

Esta foi a primeira participação do grupo de pesquisa FHO-SIVA (Sistemas Inteligentes e Veículos Autônomos), criado no final de 2018, em um evento internacional.

Deep Learning (aprendizado profundo em tradução livre) é um ramo de Machine Learning (aprendizado de máquina) frequentemente utilizado para solução de problemas de reconhecimento de padrões e previsão. A aceleração de estruturas de Deep Learning em hardwares específicos (como os FPGAs) vem sendo foco de pesquisas em diversas universidades pelo mundo, por suas estruturas apresentarem um consumo alto de processamento e memória durante sua execução.

Além disso, os autores verificaram que não há ainda um consenso na área sobre métricas de performance. Enquanto alguns autores utilizam a quantidade de operações executadas por segundo (GOPS - Giga Operations Per Second), outros utilizam essa mesma quantidade de operações por Watt consumido (GOPS/W) ou pelo tempo de execução para avaliar a performance das suas implementações em hardware.

Este problema gera inconsistências nas análises de resultado sobre trabalhos da área e dificulta comparações entre métodos diferentes. O artigo ainda apresenta as métricas e ferramentas mais utilizadas permitindo concluir quais seriam mais adequadas.